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Chapter 1: ML628 Board Features and Operation
Table 1-19:
GTX Transceiver Pins (Cont’d)
FPGA Pin
AA3
AA4
Y5
Y6
Y1
Y2
W7
W8
W3
W4
V5
V6
V1
V2
U7
U8
Net Name
MGTTX0_115_P
MGTTX0_115_N
MGTRX0_115_P
MGTRX0_115_N
MGTTX1_115_P
MGTTX1_115_N
MGTRX1_115_P
MGTRX1_115_N
MGTTX2_115_P
MGTTX2_115_N
MGTRX2_115_P
MGTRX2_115_N
MGTTX3_115_P
MGTTX3_115_N
MGTRX3_115_P
MGTRX3_115_N
Quad
115
115
115
115
115
115
115
115
115
115
115
115
115
115
115
115
Connector
J49
J49
J49
J49
J49
J49
J49
J49
J49
J49
J49
J49
J49
J49
J49
J49
Trace Length
(Mils)
5,020
5,020
5,269
5,269
4,563
4,562
5,134
5,134
4,238
4,238
4,534
4,533
4,941
4,941
4,698
4,698
Information for each GTX transceiver clock input is shown in Table 1-20 .
Table 1-20:
GTX Transceiver Clock Inputs to the FPGA
36
FPGA Pin
BA37
BA38
AW37
AW38
AU37
AU38
AR37
AR38
AN37
AN38
AH35
AH36
AF35
Net Name
MGTREFCLK0_100_P
MGTREFCLK0_100_N
MGTREFCLK1_100_P
MGTREFCLK1_100_N
MGTREFCLK0_101_P
MGTREFCLK0_101_N
MGTREFCLK1_101_P
MGTREFCLK1_101_N
MGTREFCLK0_102_P
MGTREFCLK0_102_N
MGTREFCLK1_102_P
MGTREFCLK1_102_N
MGTREFCLK0_103_P
www.xilinx.com
Quad
100
100
100
100
101
101
101
101
102
102
102
102
103
Connector
J37
J37
J37
J37
J41
J41
J41
J41
J42
J42
J42
J42
J43
ML628 Board User Guide
UG771 (v1.1) February 19, 2014
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